CXMT bei 10 % DRAM-Umsatz: Die DUV-Anatomie eines Aufstiegs und seine EUV-Decke

Im zweiten Quartal 2026 erreichte ChangXin Memory Technologies (CXMT) 10 % des weltweiten DRAM-Umsatzes – das erste Mal, dass ein chinesischer Speicherhersteller die zweistellige Schwelle in einem Markt überschreitet, den drei Firmen drei Jahrzehnte lang kontrolliert haben¹. Counterpoint Research und die UBS hatten zuvor projiziert, dass CXMT den 10-%-Bereich nicht vor 2028 erreichen würde; das Unternehmen knackte die Marke im Quartalsumsatz rund zwei Jahre früher als geplant². Die reflexhafte Lesart: Chinesischer DRAM hat aufgeholt. Die korrekte Lesart ist seltsamer: Ein Hersteller ohne Zugang zu EUV-Lithografie, mit Kosten pro Bit von mehr als 30 % über den Marktführern und HBM-Yields um die 25 % druckt gerade einen zweistelligen Umsatzanteil – weil die Führer ihm den Markt überlassen haben.

Dieser Leitfaden zerlegt beide Hälften der Reihe nach: das Silizium (wie man unter-12-nm-Klasse-DRAM mit 193-nm-Licht baut) und die Ökonomie (was die 10 % tatsächlich einbringen und was nicht). Jede Zahl wurde an ihrer Primärquelle geprüft; jede Rechnung läuft tatsächlich.

Die 4-5-8-8-10-Serie, richtig gelesen

Counterpoints Quartaltabelle lautet: 4 % (2Q25), 5 % (3Q25), 8 % (4Q25), 8 % (1Q26), 10 % (2Q26)¹. Sechs Prozentpunkte Umsatzanteil in vier Quartalen. TrendForce selbst zählt CXMT für dasselbe Quartal auf Rang vier mit 9,5 %, hinter Samsung mit 39,4 %, SK hynix mit 24,9 % und Micron mit 23,3 %³ – der halbe Punkt Abstand zwischen den Trackern ist Methodik, keine Meinungsverschiedenheit.

sh = [4, 5, 8, 8, 10]  # Counterpoint, DRAM-Umsatzanteil 2Q25 -> 2Q26, Prozentpunkte
print("Quartalsserie:", sh)
print("Deltas QoQ (pp):", [sh[i+1] - sh[i] for i in range(4)])
print("Jahresdifferenz 2Q25->2Q26:", sh[-1] - sh[0], "pp")
print("Tempo:", (sh[-1]-sh[0]) / 4, "pp/Quartal")
print("Lineare Extrapolation auf 15 %:", round(5 / ((sh[-1]-sh[0]) / 4), 1), "Quartale nach 2Q26")
print("UBS/Counterpoint: 10 % Stückzahlanteil nicht vor 2028; 10 % Umsatz kamen 2Q26,")
print("also rund 8-12 Quartale zu früh, mit Stückzahl-gegen-Umsatz-Vorbehalt.")

Quartalsserie: [4, 5, 8, 8, 10]
Deltas QoQ (pp): [1, 3, 0, 2]
Jahresdifferenz 2Q25->2Q26: 6 pp
Tempo: 1.5 pp/Quartal
Lineare Extrapolation auf 15 %: 3.3 Quartale nach 2Q26
UBS/Counterpoint: 10 % Stückzahlanteil nicht vor 2028; 10 % Umsatz kamen 2Q26,
also rund 8-12 Quartale zu früh, mit Stückzahl-gegen-Umsatz-Vorbehalt.

Zwei Vorbehalte vor dem Jubel. Erstens bezogen sich die 2028-Prognosen auf den Stückzahlanteil; der Umsatzanteil wird von einem abnormalen Markt geschmeichelt – der weltweite DRAM-Umsatz wachs im 2Q26 um 57 % gegenüber dem Vorquartal und 385 % gegenüber dem Vorjahr, während CXMTs eigener Umsatz rund 716 % YoY zulegte⁴. Zweitens ist der Anteilsgewinn kein Kopf-an-Kopf-Sieg. Samsung und SK hynix haben Kapazität gezielt in 1c-DRAM und HBM für KI-Beschleuniger umgelenkt, den legacy-Konsumenten- und Servermarkt (DDR4 bis 1a/1b-Klasse DDR5) verknappt und ein Vakuum hinterlassen, das CXMT an seinen DUV-Knoten füllte². CXMTs Aufstieg ist im präzisen Sinne parasitär auf dem HBM-Pivot der Marktführer – eine Stärke, solange der Pivot läuft, und eine Verwundbarkeit in dem Moment, in dem er sich dreht.

Counterpoints eigene Einordnung deckt sich: Fünfzehn Prozent sind die Überlebensschwelle, die CXMT überschreiten muss, um Investitionsmittel zu sichern – im Wortlaut von Counterpoint-Direktor Hwang Min-sung ist „jede laufende Investition ein Wettlauf, dieses Ziel zuerst zu erreichen"². Die Kapazität folgt: von rund 320.000 Wafern pro Monat heute auf 420.000 im nächsten Jahr, mit dem Plan, das heutige Niveau bis 2030 zu verdoppeln².

Zuerst das Silizium: 11,95 nm Half-Pitch ohne EUV

Auf der World Manufacturing Convention 2026 in Hefei kündigte CXMT die Massenproduktion seiner DRAM-Plattform der fünften Generation, G5, an. Die Kernzahl: ein aktiver Half-Pitch von 11,95 Nanometern im Speicherarray⁵⁶.

Warum Half-Pitch statt Node-Name? Node-Namen („1b", „1c", „G5") sind Marketing-Etiketten, die jeder Hersteller für sich selbst definiert; der Half-Pitch – der halbe Abstand zwischen den sich wiederholenden Zelllinien – ist eine physikalische Messung, die man unter das Mikroskop legen kann. CXMTs 11,95-nm-Half-Pitch entspricht einem vollen Pitch von rund 23,9 nm und liegt damit in der Spanne von etwa 22-26 nm aktiver Pitch, die Semiconductor Engineering für 1b-Klasse-DRAM angibt – eine Generation, die Samsung und SK hynix bereits in Volumen fertigen⁷. G5 ist also eine ehrliche 1b-Klasse-Plattform, die in CXMTs Formulierung „mit den besten in Massenproduktion befindlichen Knoten der Industrie rivalisiert" – nicht die 1c-Klasse, die Samsung und SK hynix mit EUV bauen.

Der Weg dorthin ohne EUV heißt Self-Aligned Quadruple Patterning (SAQP). Die Idee: Eine einzige 193-nm-DUV-Immersionsbelichtung definiert eine spärliche Menge „Mandrel"-Linien; anschließende Zyklen aus Abscheidung und Ätzen vervielfachen sie – eine Spacer-Schicht über dem Mandrel abscheiden, zurückätzen, sodass nur die Seitenwände bleiben, das Mandrel entfernen, und die Seitenwände selbst werden zur Maske. Jede Mandrel-Linie wird zu zwei oder vier finalen Linien, eine lithografische Belichtung liefert also Strukturen, feiner als das Licht sie direkt drucken kann.

Die entscheidende Eigenschaft ist Selbstjustage: die finalen Linienpositionen definieren sich durch die Spacer, alle gleichzeitig, in einem einzigen Abscheideschritt – nicht durch vier getrennte Belichtungen, die auf denselben Punkt treffen und deren Fehler sich stapeln. SAQP tauscht Overlay-Fehler gegen andere Pathologien: Schwankungen in Schichtdicke, Ätzprofil oder dem anfänglichen Mandrel-Muster reichen sich über die Schritte fort und erzeugen ungleichmäßigen Linienabstand, den die Industrie Pitch Walk nennt⁷. CXMTs +50 % Dies pro Wafer gegenüber der eigenen Vorgängergeneration⁶ beruht auf der Kontrolle dieses Walks – und das Unternehmen hat für G5 keine Yield-Zahlen offengelegt⁷.

Die G5-Plattform kombiniert SAQP mit zwei weiteren Silizium-Entscheidungen, die man benennen sollte. Der Array-Kondensator erreicht ein Tiefe-zu-Breite-Verhältnis (Aspektverhältnis) von 45:1, was CXMT einem überarbeiteten Prozessablauf und neuen Materialien zuschreibt⁵⁸. Diese Zahl zählt, weil die DRAM-Zelle ihr Bit als Ladung auf diesem Kondensator speichert: je höher und schmaler die Struktur, desto mehr Kapazität bleibt auf engerer Grundfläche – aber ein 45:1-Graben ist ein brutales Ätz- und Füllproblem, und tiefere Kondensatoren leiden historisch unter Leckage, die höhere Refresh-Raten erzwingt und Dichte gegen Leistung eintauscht. CXMT hat außerdem High-k-Metal-Gate (HKMG) an DRAM angepasst und die Kernflächenhöhe auf 6.762 nm gesenkt⁷⁵.

Die Decke ist keine Node-Zahl. Sie ist ein Timing-Spielraum.

Das strukturelle Argument in einem Satz: LPDDR6 hat die Signalisierung auf PAM3 verlagert, und das Overlay-Rauschen des Mehrfach-Patterning frisst exakt den Timing-Spielraum, den PAM3 braucht.

CXMTs LPDDR6 – in Massenproduktion seit Ende August 2026, debütierend im Xiaomi 18 Fold mit dem XRING-O3-SoC, bei bis zu 12.800 Mbps auf 16-Gb-Dies⁹¹⁰ – liegt bei 88,9 % des 1c-EUV-LPDDR6 von SK hynix mit 14,4 Gbps¹¹¹². Kein riesiger Abstand. Aber die JEDEC-Basislinie für LPDDR6 liegt bei 10,7 Gbps; Samsungs ISSCC-2026-Teil läuft mit 12,8 Gbps¹³. CXMT liegt auf dem Niveau von Samsungs aggressivstem – nein: am wenigsten aggressivem – Bin, nicht an der koreanischen Decke.

Der Grund ist nicht rohe Geschwindigkeit – es ist Variation. NRZ (Signalisierung der LPDDR5-Generation) kodiert ein Bit pro Symbol: Das Auge ist ein einziges großes Spannungsfenster mit großzügiger Zeit-Toleranz. PAM3 kodiert 1,58 Bit pro Symbol über drei Pegel, was sowohl den vertikalen Spielraum zwischen den Pegeln als auch den horizontalen Spielraum in der Zeit verdichtet. Ein Datenauge, das in drei unterscheidbare Zustände geteilt werden muss, verträgt weit weniger Flanken-Jitter, bevor der Empfänger falsch abtastet. Und wo kommt Jitter auf einem DRAM-Die her? Von Kapazitätsvariation von Zelle zu Zelle, Sense-Verstärker-Drift, Wordline-Widerstandsstreuung – alles Folgen dimensionaler Variation. Jeder SAQP-Pitch-Walk-Nanometer im Array landet auf der Bitline-Kapazitätsverteilung, die auf der Zugriffszeit-Verteilung landet, die das PAM3-Auge schließt. Derselbe Overlay-Fehler, den SAQP minimiert, aber nicht eliminiert, ist exakt die Variable, die PAM3 bestraft Deshalb zeigt sich die DUV-Decke als Datenraten-Bin, nicht als Ausschuss-Wafer: CXMT liefert die Geschwindigkeit, die seine Varionsverteilung erlaubt, die EUV-Führer die Geschwindigkeit, die ihre Lithografie erlaubt – und der Unterschied ist 12,8 gegen 14,4 Gbps.

Zuerst die Ökonomie: Der 30-%-Keil

SemiAnalysis fand im CXMT-Deep-Dive, dass CXMTs DDR5-Kosten pro Bit mehr als 30 % über den drei führenden Anbietern liegen¹⁴. DUV-Mehrfach-Patterning ist der direkte Treiber: Jeder SAQP-Abscheide-Ätz-Zyklus kostet Prozessschritte, Tool-Zeit und Yield – aus dieser >30-%-Kostenlücke leiten wir ab, dass CXMT rund 30 % mehr Wafer-Starts für denselben nutzbaren Ausstoß braucht; die Zelle unten indiziert die Lücke mit 1,30. Solange ein verknappter Markt die Preise für alle setzt, spielte das keine Rolle. Die Rechnung:

lc, cc = 1.0, 1.30   # indizierte Leader-Kosten/Bit; CXMT-Kosten/Bit (SemiAnalysis: >30 % über den Leadern, DDR5)
for label, asp in [("normalisierter Markt, ASP 1,4x Leader-Kosten", 1.4),
                   ("Boom-Preise, ASP 3,0x Leader-Kosten", 3.0)]:
    lm = 100*(asp-lc)/asp; cm = 100*(asp-cc)/asp
    print(f"{label}: Marge Leader {lm:.0f} %, Marge CXMT {cm:.0f} %, Keil {lm-cm:.0f} pp")
print(f"Break-even-ASP von CXMT: {cc:.2f}x Leader-Kosten; dort verdienen die Leader noch {(cc-1)/cc*100:.0f} %")
print("Gleicher Ausstoß bei +30 % Starts: 320K EUV-äquivalente Wpm brauchen", round(320*1.3), "K DUV-Starts;")
print("320K DUV-Wpm liefern", round(320/1.3), "K EUV-äquivalenten Durchsatz.")

normalisierter Markt, ASP 1,4x Leader-Kosten: Marge Leader 29 %, Marge CXMT 7 %, Keil 21 pp
Boom-Preise, ASP 3,0x Leader-Kosten: Marge Leader 67 %, Marge CXMT 57 %, Keil 10 pp
Break-even-ASP von CXMT: 1.30x Leader-Kosten; dort verdienen die Leader noch 23 %
Gleicher Ausstoß bei +30 % Starts: 320K EUV-äquivalente Wpm brauchen 416 K DUV-Starts;
320K DUV-Wpm liefern 246 K EUV-äquivalenten Durchsatz.

Der Boom verdichtet den Keil von 21 auf 10 Punkte, weil der 30-%-Kostennachteil fix ist, während sich der Verkaufspreis verdreifacht. Das ist der Mechanismus hinter CXMTs spektakulärer gemeldeter Profitabilität – eine Bruttomarge von über 70 % im 1Q26 laut SemiAnalysis-Schätzung¹⁴ – und der Mechanismus, der ihn umkehrt. Sobald Commodity-DRAM-Preise in Richtung Leader-Kosten plus normale Marge normalisieren, schrumpft CXMTs Marge nicht nur – sie fällt auf rund null bei einem ASP, bei dem die Leader noch 23 % einstreichen. CXMT ist kein Kosten-Disruptor CXMT ist ein Hochkosten-Produzent, dessen Ökonomie derzeit funktioniert, weil jedermanns Preise von einer Verknappung gesetzt werden, die es nicht verursacht hat.

EUV lässt sich nicht kaufen, um das zu schließen. ASML darf keine EUV-Systeme an chinesische Kunden ausliefern⁷, die Lücke ist also kein Versionsproblem, das ein entschlossener Ausgaben-Chef schließt – sie ist ein Werkzeug-Embargo ohne Ersatzlieferanten, und die DUV-minus-Patterning-Route zahlt den 30-%-Keil auf unbestimmte Zeit.

HBM: Zwei Generationen hinten, die Rechnung dazu

Der KI-Speichermarkt ist, wo der Umsatz tatsächlich liegt – und hier hinkt CXMT am weitesten hinten. The Information meldete Ende August 2026, dass CXMT die HBM3E-Produktion in kleinen Stückzahlen begonnen hat; Alibaba Einheit T-Head und Cambricon qualifizieren das Silizium gegen eigene Prozessoren, mit Ziel einer kommerziellen Nutzung frühestens 2027¹⁵¹⁶. SK hynix fertigt HBM3E seit 2024 in Serie; 2026 waren die koreanischen Führer bei HBM4 und HBM4E-Samples¹⁵. Zwei Generationen – bei einem Produkt, wo der Rückstand der Führer über TSV-Stacking-Knowhow und Montageprozesse im MR-MUF-Stil compoundiert, die CXMT nicht im Maßstab demonstriert hat.

SemiAnalysis modellierte den Yield von CXMTs 8-High-HBM3-Stack auf rund 25 % – etwa 35 % Frontend und 70 % Backend, zusammen etwa ein guter Stack von vier⁴¹⁵.

fe, be = 0.35, 0.70   # SemiAnalysis-Modell für HBM3 8-High: Frontend- / Backend-Yield
print("8-High-Stack-Yield:", round(fe*be, 3), "(~25 % wie berichtet)")
print("Kostenmultiplikator je gutem Stack:", round(1/(fe*be), 2), "x")
print("P(alle 8 Dies gut, unabhängig, ohne Screening):", round(fe**8, 5))

8-High-Stack-Yield: 0.245 (~25 % wie berichtet)
Kostenmultiplikator je gutem Stack: 4.08 x
P(alle 8 Dies gut, unabhängig, ohne Screening): 0.00023

Deshalb ist Known-Good-Die-(KGD-)Screening bei HBM unverzichtbar: Stapelt man acht ungeprüfte 35-%-Dies, verschrottet man 99,98 % der Stacks. Jede Lage muss vor dem Stapeln geprüft werden und jede Stapelpässe integriert dann über die Überlebenden – 0,35 × 0,70, die 25-%-Linie. Bei diesem Yield trägt jeder gute 8-High-HBM3-Stack rund 4× die Wafer-plus-TSV-plus-Montage-Kosten eines Stacks aus reifer Produktion – weshalb CXMTs HBM3E Qualifizierungssilizium für heimische KI-Chips in einem sanktionierten Markt ist, kein HBM-Export.

Die Kapazitätsprüfung

Die Kapazitätspläne – 320K auf 420K Wafer pro Monat im nächsten Jahr²¹⁷ – schließen den Bogen Als Plausibilitätsprüfung der Anteilszahlen, bei einer angenommenen Ausbeute von 500 8-Gb-äquivalenten Dies pro 300-mm-Wafer (unsere Schätzung, keine offizielle Zahl):

wpm, dpw = 420_000, 500   # dpw ist UNSERE Schätzung (8-Gb-äquivalent, 300-mm-Wafer)
print("Bit-Ausstoß-Schätzung:", wpm * dpw * 8e9 / 8e15, "PB/Monat (unsere, gekennzeichnet)")
print("Hinweis: der reale Mix tendiert zu 16-Gb+-Mobil-/Server-Dies; das ist eine Größenordnungskontrolle, keine Prognose.")

Bit-Ausstoß-Schätzung: 210.0 PB/Monat (unsere, gekennzeichnet)
Hinweis: der reale Mix tendiert zu 16-Gb+-Mobil-/Server-Dies; das ist eine Größenordnungskontrolle, keine Prognose.

210.000 TB pro Monat an Roh-Bits in 8-Gb-Äquivalenten ist die richtige Größenordnung für einen 10-%-des-Umsatzes-Spieler in einem inflationierten Preisniveau – und sie trägt die Strafe von 30 % mehr Starts von oben: Ein relevanter Teil dieser Wafer existiert nur, um die Yield- und Multi-Pass-Kosten von DUV zurückzukaufen.

Was den Bullenfall widerlegen würde

Der tragbare Fall für CXMT liest sich so: Skalierung auf 15 %, HBM3E qualifiziert 2027, LPDDR6 wächst vom einzelnen Xiaomi-Faltgerät (angepeilt 200.000 bis 300.000 Einheiten¹⁸) zu einer echten Produktfamilie, und die NAND-Forschungslinie, die Reuters in Peking geplant meldet³, wird zum zweiten Standbein¹⁹. Drei Beobachtungen würden ihn widerlegen, absteigend nach Aussagekraft:

1. Normalisierung der Commodity-Preise. Setzen sich DDR4/DDR5-Preise Richtung historischer Kosten-plus-Marge, bringt die Keil-Rechnung oben die Marge von CXMT auf null, während die Leader dahingleiten. Das ist der wahrscheinlichste Falsifikator – er verlangt keinen CXMT-Fehler, nur einen normalen Markt.
2. HBM-Qualifizierung rutscht über 2027. Die T-Head- und Cambricon-Qualifizierung ist von keiner Partei öffentlich bestätigt¹⁵; The Informations eigene Quellen sehen CXMT bei HBM gesamt drei bis fünf Jahre hinten¹⁵. Volumen-HBM 2027 setzt bereits makellose Qualifizierung von Silizium voraus, dessen modellierter Yield bei 25 % liegt.
3. SAQP-Ökonomie auf 1c-Klasse. Verschlechtert sich das Pitch-Walk-Problem schneller als die Abscheide-/Ätzkontrolle, während CXMT unter die 1b-Klasse drückt, weitet sich der LPDDR6-Speed-Gap über 12,8/14,4 hinaus, und die NAND-Forschungslinie erbt dieselbe Werkzeugdecke.

Keine dieser Fragen ist eine China-Sentiment-Frage; alle drei sind Silizium- und Preisfragen. CXMTs 2Q26-Meilenstein ist real, primärverifiziert und tatsächlich historisch – und er wurde mit dem verlassen Markt anderer Leute erkauft, zu einem strukturellen Kostennachteil, der sich nicht abstreifen lässt. Zehn Prozent Umsatzanteil in einer Verknappung sind nicht zehn Prozent in einem normalen Markt. Die nächsten zwei Quartale entscheiden, welche dieser beiden Zahlen CXMT wirklich besitzt.